飛利浦-大唐筆試
來源:巧巧簡歷站 2.03W
1、用邏輯們和cmos電路實現ab+cd
2、用一個二選一mux和一個inv實現異或
3、給了reg的setup,hold時間,求中間組合邏輯的delay範圍。
4. 如何解決亞穩態
5. 用verilog/vhdl寫一個fifo控制器
6. 用verilog/vddl檢測stream中的特定字符串
1、用邏輯們和cmos電路實現ab+cd
2、用一個二選一mux和一個inv實現異或
3、給了reg的setup,hold時間,求中間組合邏輯的delay範圍。
4. 如何解決亞穩態
5. 用verilog/vhdl寫一個fifo控制器
6. 用verilog/vddl檢測stream中的特定字符串